Conte aos seus amigos sobre este item:
SystemVerilog for Hardware Description: RTL Design and Verification Vaibbhav Taraate 2020 edition
SystemVerilog for Hardware Description: RTL Design and Verification
Vaibbhav Taraate
This book introduces the reader to FPGA based design for RTL synthesis. The book builds the story from basic fundamentals of FPGA based designs to advance RTL design and verification concepts using SystemVerilog.
252 pages, 95 Illustrations, color; 9 Illustrations, black and white; XXI, 252 p. 104 illus., 95 ill
| Mídia | Livros Hardcover Book (Livro com lombada e capa dura) |
| Lançado | 11 de junho de 2020 |
| ISBN13 | 9789811544040 |
| Editoras | Springer Verlag, Singapore |
| Páginas | 252 |
| Dimensões | 150 × 220 × 20 mm · 562 g |
Mais por Vaibbhav Taraate
Ver tudo de Vaibbhav Taraate ( por exemplo Paperback Book e Hardcover Book )
Presentes de Natal podem ser trocados até 31 de janeiro