ASIC Design and Synthesis: RTL Design Using Verilog - Vaibbhav Taraate - Livros - Springer Verlag, Singapore - 9789813346413 - 7 de janeiro de 2021

Caso a capa e o título não sejam correspondentes, considere o título como correto

Conte aos seus amigos sobre este item:

Vaibbhav Taraate
ASIC Design and Synthesis: RTL Design Using Verilog Vaibbhav Taraate 2021 edition

Preço

R$ 1.129,90

excluindo impostos

Item sob encomenda (no estoque do fornecedor)

Espera-se estar pronto para envio 1 - 5 de dez

Presentes de Natal podem ser trocados até 31 de janeiro

O que dizem nossos clientes:

Top-vurdering på Google Reviews, baseret på tusinder af anmeldelser.

Política de devolução de 14 dias, em conformidade com a lei europeia de proteção do consumidor

Melhor classificação na Trustpilot

Adicione à sua lista de desejos do iMusic

Também disponível como:

Paperback Book

2021 edition

(2022) R$ 797,90

ASIC Design and Synthesis: RTL Design Using Verilog

Vaibbhav Taraate

2021 edition

This book describes simple to complex ASIC design practical scenarios using Verilog. It also covers architecture design strategies, multiple clock domain designs, low-power design techniques, DFT, pre-layout STA and the overall ASIC design flow with case studies.

330 pages, 184 Illustrations, color; 127 Illustrations, black and white; XXI, 330 p. 311 illus., 184

Mídia	Livros Hardcover Book (Livro com lombada e capa dura)
Lançado	7 de janeiro de 2021
ISBN13	9789813346413
Editoras	Springer Verlag, Singapore
Páginas	330
Dimensões	150 × 220 × 20 mm · 671 g